[디지털 논리] 7 조합 회로 지연(Combinational Circuit Delay)

주요 파라미터

시작하기 앞서 디지털 게이트의 성능과 특성을 결정하는 주요 파라미터를 정리한다

Fan-in: 하나의 게이트가 가질 수 있는 입력의 수이다

Fan-out: 하나의 게이트 출력이 정상적으로 구동할 수 이쓴ㄴ 표준 부하(출력 대상)의 수이다

Noise Margin(잡음 여유): 회로가 오작동 없이 견딜 수 있는 최대 외부 잡음 전압이다

Power Dissipation(소비 전력): 게이트가 작동하면서 소모하는 전력이다

Propagation delay(전달 지연): 입력 신호의 변화가 출력에 반영될 때까지 걸리는 지연 시간이다

제한된 Fan-in을 이용한 설계

예시: 아래의 함수들을 2-입력 NAND 게이트와 인버터만을 사용하여 구현하시오

• $f_1$: $\sum m(0,2,3,4,8)$
• $f_2$: $\sum m(0,2,3,4,7)$
• $f_3$: $\sum m(1,2,6,7)$ 먼저 카르노 맵을 이용하여 각 함수를 개별적으로 최소화 한다

그럼 아래와 같은 3-입력 OR 게이트와 3-입력 AND 게이트가 필요하게 된다

• $f_1=b{c}^{\prime }+a{b}^{\prime }+a^{\prime }b$
• $f_2=b{c}^{\prime }+bc+a^{\prime }b$
• $f_3=a^{\prime }{b}^{\prime }c+ab+b{c}^{\prime }$ 따라서 분배 법칙 등을 사용하여 식을 2-입력 형태로 변형한다
• $f_1$ 변형: $f_1=b^{\prime }(a+c^{\prime })+a^{\prime }b$
• $f_2$ 변형: $f_2=b(a^{\prime }+c)+b^{\prime }{c}^{\prime }\to f_2=(b^{\prime }+c)(b+c^{\prime })+a^{\prime }b$
• $f_3$ 변형: $f_3=a^{\prime }{b}^{\prime }c+b(a+c^{\prime })$
  • 여기서 $a^{\prime }{b}^{\prime }c$ 부분은 $a^{\prime }(b^{\prime }c)=a^{\prime }(b+c^{\prime }{)}^{\prime }$ 와 같이 변형하여 2-입력 연산으로 쪼갤 수 있다 그럼 이제 회로로 구현하면 끝이다

게이트 지연

디지털 회로에서 신호가 입력에서 출력으로 전달될 때 발생하는 시간 차이를 의미한다

게이트 지연

디지털 상태(0에서 1, 또는 1에서 0)가 변할 때 발생하는 전달 지연 시간이다

지연 시간의 결정: 일반적으로 MAX(L-to-H 전달 시간, H-to-L 전달 시간)으로 정의한다

• Low-to-High ($t_{PLH}$): 출력이 ‘낮음(0)‘에서 ‘높음(1)‘으로 변할 때의 지연 시간 (${ϵ}_1$)
• High-to-Low ($t_{PHL}$): 출력이 ‘높음(1)‘에서 ‘낮음(0)‘으로 변할 때의 지연 시간 (${ϵ}_2$)

인버터가, 입력 $X$가 변한 뒤 일정 시간($ϵ$)이 지나서야 출력 $X^{\prime }$가 변하는 것을 보여준다

타이밍 다이어그램

회로 내 신호들의 상태 변화를 시간의 함수로 나타낸 도표이다

기능: 시간에 따른 회로 내 각 지점의 신호 상태를 시각적으로 보여준다

• 회로 구성: 2입력 AND 게이트($G_1$)와 NOR 게이트($G_2$)로 구성
• 동작: 입력 $A$가 40ns에서 ‘1’이 되면, 게이트 $G_1$은 20ns의 지연 후인 60ns에서 ‘1’이 된다
• 결과: 각 게이트를 통과할 때마다 20ns씩 신호가 밀리는 것을 확인할 수 있다

지연이 있는 회로의 타이밍 다이어그램

지연 소자와 논리 게이트가 결합된 경우이다

회로 구성:

• 입력 $X$가 두 갈래로 나뉜다
• 한쪽은 바로 AND 게이트로 들어가고, 다른 한쪽은 $1\mu s$ 지연 블록을 거쳐 신호 $Y$가 되어 AND 게이트로 들어있다
• 최종 출력은 $Z$이다 신호분석:
• $Y$ 신호: 입력 $X$보다 정확히 $1\mu s$ 늦게 시작하고 늦게 끝난다
• $Z$ 신호 (출력): $X$와 $Y$가 모두 ‘1’인 구간에서만 ‘1’이 된다
• 추가 지연 ($ϵ$): AND 게이트 자체의 물리적 지연으로 인해, $Z$는 $X$와 $Y$가 모두 충족된 시점보다 아주 미세하게 늦게 발생한다

해저드(Hazards)

해저드

해저드란 회로 내의 다양한 경로들이 서로 다른 전달 지연을 가짐으로써 발생하는, 출력에서의 원치 않는 일시적인 스위칭 현상이다

해저드의 종류:

• 정적 1-해저드(Static 1-hazard): 출력이 ‘1’을 유지해야 하는 상황에서 신호가 변할 때, 아주 짧은 순간 ‘0’으로 떨어졌다가 다시 ‘1’이 되는 현상이다

• 정적 0-해저드(Static 0-hazard): 출력이 ‘0’을 유지해야 하는 상황에서 아주 짧은 순간 ‘1’로 튀었다가 다시 ‘0’이 되는 현상이다

• 동적 해저드 (Dynamic hazard): 출력이 ‘0에서 1’ 또는 ‘1에서 0’으로 한 번에 변해야 할 때, 여러 번 출렁이며(Oscillation) 변하는 현상이다

1-해저드 검출

발생 조건: 카르노 맵에서 인접한 두 개의 ‘1’이 하나의 루프로 묶이지 않았을 때 발생한다

예시: 함수: - $F=A{B}^{\prime }+BC$

• 카르노 맵을 보면 $B$의 상태가 변할 때, 신호가 한 루프에서 다른 루프로 넘어가게 된다
• 이 과정에서 게이트 지연 시간 차이로 인해, 모든 입력 조건이 ‘1’로 유지해야 함에도 불구하고 출력 $F$가 일시적으로 ‘0’이 되는 구간이 발생한다

1-해저드의 제거

해결 방법: 하나의 루프로 묶이지 않은 인접한 ‘1’들을 묶어주는 추가적인 게이트를 삽입한다

수정된 함수: $F=A{B}^{\prime }+BC+\mathbf{AC}$

• 여기서 $AC$항은 $B$가 변하는 동안에도 출력을 ‘1’로 잡아주는 징검다리 역할을 한다. 이 방식은 더 이상 최소 항들의 합(min SOP) 형태는 아니지만, 회로의 안정성을 위해 필수적이다

0-해저드의 검출

발생 조건: 합의 곱(POS) 형태의 회로에서 주로 발생하며, 카르노 맵에서 인접한 두 개의 ‘0’이 동일한 루프로 묶여 있지 않을 때 발생한다

예시: 함수: $F=(A+C)(A^{\prime }+D^{\prime })(B^{\prime }+C^{\prime }+D)$

• 입력 변수 중 하나가 변할 때, 특정 경로의 지연으로 인해 출력 $Z$에 원치 않은 펄스가 발생한다

0-해저드의 제거

해결 방법: 1-해저드와 마찬가지로, 인접해 있지만 서로 다른 루프에 속한 ‘0’들을 묶어주는 추가적인 항(Gate)을 합의 곱(POS) 식에 추가한다

수정된 함수: $F=(A+C)(A^{\prime }+D)(B^{\prime }+C^{\prime }+D)\dots$

• 여기서 인접한 ‘0’들을 커버하는 추가적인 항들을 결합하여 해저드가 발생하지 않도록 설계를 보완한다