[디지털 논리] 6 NAND 및 NOR 게이트를 이용한 다단계 회로(Multi-level Circuits with NAND and NOR Gates)

다단계 게이트 회로

게이트 구조(조합): AND-OR, OR-AND, OR-AND-OR, NAND-NAND, NOR-NOR 등 다양한 조합이 가능하다

설계 원칙 및 특징:

• 레벨이 많을수록 지연(Delay) 증가: 신호가 통과해야 하는 게이트 단계가 많아지므로 전체 회로의 속도가 느려진다
• 게이트가 많을수록 비용(Cost) 증가: 사용되는 소자의 개수가 늘어나면 제작 비용이 상승한다
• 동일 레벨 동일 게이트: 일반적으로 같은 단계에는 같은 종류의 게이트를 배치하여 설계를 정돈한다

구현 예시: 4단 구현, 식: $Z=(AB+C)(D+E+FG)+H$

3단 구현, 식: $Z=(AB+C)[(D+E)+FG]+H$

• 식의 전개: 분배 법칙을 사용하여 식을 다시 정리한다
  • $Z=AB(D+E)+C(D+E)+ABFG+CFG+H$
• 특징:
  • 단계를 하나 줄임으로써 신호 지연을 단축시켰다
  • 공통 항의 재사용: 식에서 $(D+E)$가 두 번 나타나는데, 동일한 게이트 하나를 두 곳의 입력으로 공유(Fan-out)하여 효율적으로 설계한다

예시: 다단계 설계

2단 AND-OR 구성 가장 일반적인 SOP(곱들의 합) 형태의 설계이다

• 함수: $f(a,b,c,d)=\sum m(1,5,6,10,13,14)$

2단 OR-AND 구성 카르노 맵의 0을 묶어서 얻어내는 POS(합들의 곱) 형태의 설계이다

• 카르노 맵에서 0인 부분을 묶어 보수 함수 $f^{\prime }$를 먼저 구한다
  • $f^{\prime }=c^{\prime }{d}^{\prime }+a{b}^{\prime }{c}^{\prime }+cd+a^{\prime }{b}^{\prime }c$
• 드모르간 법칙 적용: $f^{\prime }$를 다시 반전시켜 $f$를 구한다
  • $f=(c+d)(a^{\prime }+b+c)(c^{\prime }+d^{\prime })(a+b+c^{\prime })$

인수분해를 통한 3단 구성 식을 수학적으로 인수분해하여 게이트의 단계를 늘리고 입력을 줄이는 방식이다

• 인수분해 과정:
  • $f=a^{\prime }{c}^{\prime }d+b{c}^{\prime }d+bc{d}^{\prime }+ac{d}^{\prime }$
  • $c^{\prime }d$와 $c{d}^{\prime }$로 묶는다
  • 최종 식: $f=c^{\prime }d(a^{\prime }+b)+c{d}^{\prime }(a+b)$

게이트 구조의 설계

논리 회로를 실제 장치로 구현할 때 고려해야 할 요소들과 NAND/NOR의 위상을 설명한다

게이트 구조의 결정 요소:

• 실행 가능성(Feasibility): 실제로 하드웨어로 구현할 수 있는가?
• 경제성(Economy): 비용이 저렴한가?
• 확장성(Extensibility): 나중에 기능을 추가하거나 확장하기 쉬운가?
• 동일 동작 속도(Operation speed): 신호 처리가 얼마나 빠른가?

NAND와 NOR가 AND, OR 게이트보다 훨씬 많이 사용된다. 왜냐하면, 더 빠르고 단순하게 만들 수 있기 때문이다

기능적 완비성: 어떤 논리 함수든 NAND 게이트만 혹은 NOR 게이트만 사용하여 구현할 수 있다. 이를 기능적 완비성이라고 하며, 기존의 AND, OR, Inverter(NOT)는 모두 NAND나 NOR로 대체 가능하다

NAND 게이트의 수식

NAND 게이트의 동작을 불 대수와 드모르간의 정리로 설명한다

기본 수식: $F=(ABC{)}^{\prime }=A^{\prime }+B^{\prime }+C^{\prime }$

일반화된 수식: $F=(X_1{X}_2\dots X_n{)}^{\prime }=X_1^{\prime }+X_2^{\prime }+\cdots +X_n^{\prime }$

회로 구성:

범용 게이트: NAND(NOR): Universal 게이트

범용 게이트

범용 게이트란? 다른 어떤 게이트도 없이, 오직 해당 게이트만으로 모든 디지털 시스템을 구축할 수 있는 게이트를 말한다

NAND를 이용한 기본 논리 구현:

• NOT 구현: NAND 게이트의 입력을 하나로 묶으면 NOT이 된다
• AND 구현: NAND 게이트의 출력에 다시 한번 NAND-NOT(입력을 묶은 것)을 연결한다
• OR 구현: 두 입력 $A,B$를 각각 먼저 반전(NAND-NOT)시킨 뒤, 그 결과들을 다시 NAND 게이트에 넣는다

2단 회로의 변형

곱들의 합(SOP) 기반 표준적인 AND-OR 형태를 다른 게이트 조합으로 바꾸는 수식 과정을 다룬다

• 원리: $F=(f^{\prime }{)}^{\prime }$ 성질과 드모르간 법칙을 이용한다
• 변환 과정 ($F=A+B{C}^{\prime }+B^{\prime }CD$ 기준):

• AND-OR: 가장 기본적인 형태이다
• NAND-NAND: AND-OR 회로에 버블(NOT)을 추가하여 변환한 형태이다
• OR-NAND: 드모르간 법칙을 한 번 적용하여 첫 단계를 OR로 바꾼 형태이다
• NOR-OR: 전체에 보수를 취해 NOR와 OR의 조합으로 만든 형태이다

이 수식을 회로 도면으로 비교해 보면 아래와 같다

합들의 곱(POS) 기반 이번에는 반대로 OR-AND 형태에서 시작하여 변환하는 과정을 다룬다

• 변환 과정 ($F=(A+B+C)(A+B^{\prime }+C^{\prime })(A+C^{\prime }+D)$ 기준):

• OR-AND: 표준적인 POS 형태이다
• NOR-NOR: 모든 게이트를 NOR로 통일한 형태입니다. NAND-NAND만큼 자주 쓰인다
• AND-NOR: 첫 단계를 AND로, 출력 단계를 NOR로 구성한 형태이다
• NAND-AND: 입력단을 NAND로 변환한 형태이다

POS 기반 변환의 결과물들을 도면으로 보여준다

2단 NAND-NAND / NOR-NOR 회로

설계 절차:

• 2단 NAND-NAND 게이트 설계
  • 최소 곱들의 합(SOP) 형태를 찾는다(카르노 맵에서 ‘1’을 묶는 방식)
  • 먼저 2단 AND-OR 게이트로 회로를 그린다
  • 모든 게이트를 NAND 게이트로 교체한다. 이때, 첫 번째 단계를 거치지 않고 바로 두 번째 단계(출력단)로 들어가는 단일 문자 입력(Single literal input)은 보수(NOT) 처리를 해준다
• 2단 NOR-NOR 게이트 설계
  • 최소 합들의 곱(POS) 형태를 찾는다(카르노 맵에서 ‘0’을 묶는 방식)
  • 먼저 2단 OR-AND 게이트로 회로를 그린다
  • 모든 게이트를 NOR 게이트로 교체한다. 마찬가지로 바로 출력단으로 들어가는 단일 문자 입력은 보수 처리를 해준다
• 모든 변수의 보수(A’, B’ 등)는 이미 준비되어 있다고 가정한다. 드모르간의 법칙과 이중 부정($(F^{\prime }{)}^{\prime }=F$)의 원리를 이용한다

변환 원리: AND-OR 회로를 그냥 NAND-NAND로 바꿔도 되는지 수학적, 시각적으로 증명한다

• 수학적 증명: 드모르간 법칙에 의해 “합($+$)의 부정”은 “부정들의 곱($\cdot$)“과 같다. 이를 통해 SOP 식을 전체적으로 커다란 NAND 형태($(...{)}^{\prime }$)로 바꿀 수 있다

다단계 NAND 게이트 회로

복잡한 수식을 AND-OR 네트워크에서 NAND 전용 네트워크로 변환하는 과정을 보여준다

함수 예시: $F_1=a^{\prime }[b^{\prime }+c(d+e^{\prime })+f^{\prime }{g}^{\prime }]+h{i}^{\prime }j+k$

• 변환의 핵심 원리:
  • 계층(Level) 나누기: 출력($F_1$)에서 입력 방향으로 레벨을 1, 2, 3… 순으로 매긴다
  • 게이트 교체: 모든 AND와 OR 게이트를 NAND 게이트로 바꾼다
  • 버블 조정 (Bubble Pushing): * 출력에서 입력을 향해 버블을 추가하며 논리적 평형을 맞준다

회로 변환

드모르간 등가 기호 게이트의 모양은 다르지만 논리적으로는 완벽히 같은 등가 기호들을 설명한다. 이 “버블”의 위치를 이해하는 것이 변환의 핵심이다

NAND-NAND에서 OR-AND로 NAND로만 구성된 복잡한 회로가 실제로 어떤 논리식을 나타내는지 분석하는 과정이다

• 과정:
  • 대체 형태 적용: 짝수 단계(Level 2, 4…)의 NAND 게이트들을 위에서 배운 ‘입력 반전 OR’ 기호로 바꾼다
  • 버블 상쇄: 선 하나에 붙은 두 개의 버블(NOT + NOT)은 서로 상쇄되어 없어진다